个人优势
- 3 年以上通信数字前端 RTL 设计与交付经验，完整经历 RTL 编码、综合、STA、ECO、流片全流程
- 擅长高频 DSP 数据通路微架构设计与 PPA 优化，具备多款芯片成功 Bring-up 经验
- 熟悉参数化、多速率链路复用设计方法，具备跨团队（架构/算法/后端）协作能力
工作经历
- 负责 RxDFE 子系统 RTL 设计（模块规模约 <XX> 万门），支持 3G/4G/5G 多带宽配置，通过参数化实现链路复用
- 独立完成 DDC 数据通路设计与优化（NCO / CIC / HB / FIR），定点方案落地并通过误差评估
- 设计 AGC、Power Estimation 等关键模块，实现 70 dB 动态范围
- 在 491.52MHz 高频 DSP 链路综合与 STA 阶段完成关键路径重构，timing slack 从 <-XXXps> 收敛至 <+XXps>，并参与后仿与 ECO 闭环
- 参与芯片 C2/S6/S6P 成功 Bring-up，协助定位数据通路链路问题
- 参与 5.5G 基带预研（最大 600MHz 输入），完成数据路径资源共享与参数化设计
- 实施 clock gating、数据位宽裁剪等低功耗措施，动态功耗降低约 <XX%>
- <实习具体工作内容 1>
- <实习具体工作内容 2>
- 通信链路系统建模与 FPGA 原型验证，涉及编码调制与链路级性能评估
- <课题方向描述，如：基于 XXX 的 XXX 研究>
- <使用工具/平台，如：MATLAB / Simulink / Vivado>
- <成果描述，如：发表论文 X 篇>
专业技能
RTL / 微架构设计
- Verilog HDL 设计与调试
- RTL 编码规范与可综合设计
- 多速率 pipeline 设计
- 参数化多配置复用架构
- CDC（双触发器/握手/异步 FIFO）
DSP 数据通路
- DDC 全链实现（NCO / CIC / HB / FIR）
- 定点化分析与位宽规划
- DC Remove / Notch Filter
- Single Tone Calibration / AGC
ASIC 实现与协作
- 综合与 STA 收敛（DC / PT）
- 关键路径重构与 pipeline 插入
- ECO 修改与时序回归验证
- Lint（SpyGlass）· 仿真（VCS / Verdi）
开发环境
- Linux 开发环境
- Shell 脚本 / Makefile
- Git 版本管理
教育背景
2019.09 – 2022.07
西安电子科技大学
工学硕士，信息与通信工程
2015.09 – 2019.07
西安电子科技大学
工学学士，通信工程